[Home] [Lektion 1] [Lektion 2] [Lektion 3] [Lektion 4] [Lektion 5] [Lektion 6] [Lektion 7] [Lektion 8] [Lektion 9] [Lektion 10] [Lektion 11]
Lektion 4
Up ]


Synkrone Tilstands Maskiner

 
State Machines
Async vs. Sync
 
 
State Diagrams
VHDL implements
 
 
 
 
 
 
 

 Emner:

Last updated: 01-03-09

  •  Opbygning af en: Synkron Tilstands Maskine og Analyse - (Wak: afsnit 7.3  er gennemgået)

    •  Næste tilstands logik

    •  Tilstands hukommelse

    •  Udgangslogik - Mealy og Moore output

  •  Design af en: Synkron Tilstands Maskine (Wak: afsnit 7.4 side 553-565)

    •  State transitions tabel

    •  State diagram

  •  Design af STM med VHDL

 

 

 

  Resume:
 

Alt digital elektronik er baseret på Synkrone Tilstands Maskiner.

Det synkrone element i en tilstands maskine er som regel D-Flip/Flops som styres af et Clock-signal. Næste Tilstands logikken bestemmer den næste tilstand på baggrund af den aktuelle tilstand og eventuelle input signaler.

Der findes også Asynkrone Tilstands Maskiner - de bruger ikke F/F's og kræver derfor heller ikke noget Clock signal.
Til gengæld skal man som designer tage hensyn til en hel række af problemer (Hazard, Kritiske kapløb) så i praksis bør man holde sig til synkrone tilstands maskiner.

"Hjernen" i en computer kaldes en CPU (Central Processing Unit) og den er i virkeligheden en programmerbar Synkron Tilstands Maskine.

 

   
  •   Ekstra opgave:

  Nedenstående program bruger <Btn0> til at tælle op - men der er vist en del prel på jeres kit
<Btn3> skal bruges som RESET signal og denne funktion er ret ligeglad med med prel.

Opgaven er nu:  Lav en tilføjelse (et prelfang) således at der kun tælles én op hver gang der trykkes på <Btn0>

Desuden ønskes der indført en tæl ned (Count DOWN) funktion med <Btn1> og en LOAD funktion med <Btn2>

   
 
 
   
   

 

   

 

   

 

   

Hit Counter