[Home] [Lektion 1] [Lektion 2] [Lektion 3] [Lektion 4] [Lektion 5] [Lektion 6] [Lektion 7] [Lektion 8] [Lektion 9] [Lektion 10] [Lektion 11]
 Lektion 3
 [ Up ]


Latche - Flip/Flops - Synkrone Tilstands Maskiner

 
#3.1 SR-Latch
#3.2 D-Latch
#3.3 D-Flip/Flop
#3.4 D-F/F w.Enable
#3.6 T-Flip/Flop
 
 
 
State Machines
Async vs. Sync
VHDL implements
 
 

 Emner:

Last updated: 17-02-09

  •  Basale Sekventielle funktioner (Hukommelses elementer med logik og VHDL)

    • SR-Latch     Wak: afsnit 7.2.1, 7.2.2 og 7.2.3  (side 527-530)

    • D-Latch       Wak: afsnit 7.2.4  (side 530-532)

    • D-Flip/Flop  Wak: afsnit 7.2.5  (side 532-534) + eventuelt 7.2.6 D-F/F with Enable

    • T-Flip/Flop  Wak: afsnit 7.2.11 (side 541)

    • Registers and Latches in VHDL     Wak: afsnit 8.2.7  (side 697-701) minus Verilog kode
       

  •  Opbygning af en: Synkron Tilstands Maskine (Wak 7.3)

    •  Næste tilstands logik

    •  Tilstands hukommelse

    •  Udgangslogik - Mealy og Moore output
       

  •  Analyse af STM (Final State Machine - FSM) (Wak 7.3.4)

    •  State transitions tabel

    •  State diagram

 

 
  Eksempler og opgaver:
 

 

 
   

 
   

 
   

 
   

 
   

 
   

Hit Counter